工作職責：
1.頂層/塊級RTL（Verilog或System Verilog）設計，集成和測試。
2.與RF / Analog設計團隊合作，為PLL，A / D，D / As等模擬電路實現校準算法和控制功能（在Verilog中）。
3.為數字接收器和發送器（例如FIR濾波器和增益控制）設計并實現數字信號處理功能。
4.設計并實現微處理器/內存/外圍設備控制。
5.與測試團隊合作，以驗證數字和模擬無線電功能。
6.開發用于無線電測試平臺的FPGA設計（Altera / Xilinx）。
7.開發用于無線電原型平臺的FPGA設計（Altera / Xilinx）。
8.針對功率，性能，面積和時序優化ASIC。
9.參與ASIC的物理設計：綜合，掃描插入，ATPG，平面布置，布局和布線，時序收斂，形式驗證，靜態時序分析，后注釋仿真。
工作要求
1. 5年以上ASIC / FPGA設計，驗證或相關工作知識；
2.具有Verilog，System Verilog或VHDL的RTL設計；
3.蜂窩系統知識（GSM，CDMA，WCDMA，LTE，NR）；
4.連接系統知識（GPS，藍牙，WIFI）；
5.了解無線電收發器，數字信號處理，微處理器；
6.使用Quartus或Vivado的FPGA設計；
7.熟悉前端，中端，后端ASIC設計工具（Cadence / Synopsys）；
8.熟悉實驗室設備（邏輯分析儀，示波器，頻譜分析儀）；
9.具有腳本工具（如Perl，Matlab）的經驗；
10.優秀的溝通，人際關系，團隊合作能力；
11.工程學或相關領域的學士學位優先資格。
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